Условие:
Составьте таблицу истинности для приведенного ниже уравнения. Используя схемотехнический редактор и язык Verilog, реализуйте указанное ниже уравнение. Напишите тестбенч для проверки работоспособности устройства.
Решение:
Составим таблицу истинности для приведенного выше уравнения:
Описание на языке Verilog в Xilinx vivado 2019.1 :
Тестбенч на языке Verilog: